●章 Verilog HDL層次化設計 1
●1.1 一個簡單的例子——4位全加器的設計 1
●1.2 模塊和端口 3
●1.2.1 模塊定義 4
●1.2.2 端口定義 4
●1.2.3 模塊實例化 5
●1.3 層次化設計思想 9
●1.4 Testbench的概念 10
●1.5 仿真和綜合 12
●本章小結 13
●思考與練習 13
●
●第2章 Verilog HDL基本語法 15
●2.1 詞法約定 15
●2.1.1 空白符 15
●2.1.2 注釋 15
●2.1.3 操作符 16
●2.1.4 標識符與關鍵字 16
●2.2 數據類型 16
●2.2.1 邏輯值與常量 17......
內容簡介
《Verilog HDL數字繫統設計及實踐》介紹硬件描述語言Verilog HDL及電路設計方法，共11章，主要內容包括： Verilog層次化設計、Verilog基本語法、Verilog行為描述、組合邏輯建模、時序邏輯建模、為級仿真模型建模、各層次Verilog描述形式與電路建模、任務和函數、編譯預處理、Verilog設計與綜合中的陷阱、異步設計與同步設計的時序分析。《Verilog HDL數字繫統設計及實踐》配套實驗，提供電子課件和習題參考答案。
《Verilog HDL數字繫統設計及實踐》可作為高等學校電子信息類相關課程教材，也可供相關工程技術人員學習參考。
在定義端口時，各個端口的定義順序沒有任何，可先定義輸出端口，再定義輸入端口。在用普通風格進行端口定義時，端口聲明列表和端口定義的排列順序也可以不同。
1.2.3模塊實例化
在例1.1中提到了模塊的實例化。模塊定義中是不允許嵌套定義模塊的，模塊之間的相互調用隻能通過實例化來實現。
定義好的模塊可以視為一個模板，使用該模板可以創建一個對應的實際對像。當一個模塊被調用時，Verilog HDL語言可以根據模板創建一個**的模塊對像，每個對像都有自己的名字、參數、端口連接關繫等。使用定義好的模板創建對像的過程稱為實例化（Instantiation），創建的對像稱為實例（Ins......
"
