2.4 可重構計算處理器發展現狀與趨勢
2.4.1 可重構計算處理器硬件架構研究
2.4.2 可重構計算處理器編譯器研究
參考文獻
第二部分 可重構計算處理器高層架構
第3章 可重構計算處理器硬件架構
3.1 可重構數據通路設計
3.1.1 可重構計算單元設計
3.1.2 可重構路由單元設計
3.1.3 陣列接口單元的設計
3.1.4 可重構陣列緩存設計
3.2 可重構控制器設計
3.2.1 配置結構定義
3.2.2 配置執行方式
3.2.3 配置緩存設計
3.3 可重構數據通路與控制器的耦合關繫
參考文獻
第4章 可重構計算處理器編譯繫統
4.1 可重構計算處理器編譯框架與流程
4.2 可重構計算處理器代碼變換及優化
4.2.1 指令級變換
4.2.2 循環級變換
4.3 可重構計算處理器任務劃分
4.3.1 任務劃分概述
4.3.2 時域劃分算法的相關研究
4.4 可重構計算處理器任務調度
4.5 可重構計算處理器映射配置生成
4.5.1 寄存器分配
4.5.2 運算到硬件資源的映射
4.5.3 內存映射優化
4.5.4 配置信息及控制碼生成
4.6 相關編譯器簡介
4.6.1 NAPA C編譯器
4.6.2 Streams-C編譯器
4.6.3 CHIMAERA C編譯器
4.6.4 Garp-C編譯器
4.6.5 面向PipeRench結構的DIL編譯器
4.6.6 RaPiD-C編譯器
4.6.7 DRESC編譯器
4.6.8 XPP-VC編譯器
4.6.9 面向DySER結構的編譯器
4.7 小結
參考文獻
第三部分 可重構計算關鍵技術
第四部分 可重構計算處理器設計實例
第五部分 可重構計算發展方向
索引
後記
彩圖