周新主編的《輕松學會FPGA設計與開發》從FPGA
開發入門和工程實踐角度出發，深入淺出，逐步引導
讀者學習FPGA設計所需的基礎理論基礎和工具應用。
書中針對Verilog HDL的基礎語法進行了繫統的介紹
，對Verilog HDL中一些常接觸並容易出錯的概念進
行了詳細說明。同時，書中還介紹了在數字電路設計
中常用的EDA工具，全書內容介紹深入淺出，結合作
者多年來使用Verilog HDL的心得體會和積累，列舉
了豐富的設計實例，展現了許多仿真設計流程，全面
總結和深入闡述了在Verilog HDL中一些設計技巧、
設計理念，使讀者快速、全面地掌握FPGA的設計思路
和設計細節。
本書適合廣大電路設計開發人員閱讀，也可作為
相關專業師生的教材。

第一章 Verilog HDL設計入門
第一節 Verilog HDL語言概述
第二節 數字電路設計方法簡介
一、布爾方程設計
二、原理圖的設計
三、硬件描述語言
第三節 Verilog HDL與VHDL對比
第四節 Verilog HDL與C語言對比
第二章 Verilog HDL基本語法
第一節 Verilog HDL注釋及格式
一、注釋說明
二、書寫格式
第二節 Verilog HDL標識符
第三節 關鍵字
第四節 常量
一、數字常量
二、字符串
三、其他
第五節 數據類型
一、線網類型
二、寄存器類型
三、參數型(parameter)
第六節 運算符
一、算術運算符
二、等式運算符
三、關繫運算符
四、邏輯運算符
五、移位運算符
六、位運算符
七、位拼接運算符
八、縮減運算符
九、條件運算符
十、賦值運算符
第七節 運算符的優先級
第三章 Verilog HDL基本語句
第一節 連續賦值語句
一、缺省連續賦值
二、缺省線網聲明
第二節 單元塊語句
一、順序塊beginend
二、forkjoin語句
第三節 條件語句
一、ifelse語句
二、case語句
三、條件語句使用要點
第四節 循環語句
一、forever語句
二、repeat語句
三、while語句
四、for語句
五、循環語句對比舉例
第五節 過程語句
一、always語句
二、initial語句
第四章 Verilog HDL的模塊化設計和描述方式
第一節 Verilog HDL的模塊結構
一、模塊聲明
二、Verilog HDL的模塊例化
三、模塊的使用要點
第二節 Verilog HDL的描述方式概述
第三節 結構描述
一、門級結構描述
二、單元模塊例化的結構描述
三、UDP的結構描述
第四節 數據流描述
第五節 行為描述
第六節 混合建模
第五章 函數、任務和編譯命令
第一節 函數和任務
一、函數
二、任務
第二節 任務和函數間的區別
第三節 繫統函數和繫統任務
一、$display任務
二、$write任務
三、$monitor任務
四、$strobe任務
五、$stop任務
六、$finish任務
七、$readmemb與$readmemh任務
八、$random函數
九、$time函數
十、$realtime函數
十一、其他任務
十二、繫統任務和繫統函數的使用要點
第四節 編譯命令
一、'define
二、'undef
三、'ifdef、'else和'endif
四、'include
五、'timescale
第六章 數字電路基礎
第一節 組合邏輯
一、組合邏輯電路概述
二、幾種基本組合邏輯電路設計
三、幾種常用組合電路設計
四、組合邏輯電路設計要點
第二節 組合邏輯電路中的競爭冒險
一、競爭冒險
二、競爭冒險的產生
三、競爭冒險的避免
第三節 時序邏輯
一、時序邏輯電路概述
二、幾種基本時序電路設計
第四節 時序邏輯電路中的建立時間和保持時間
第七章 狀態機
第一節 狀態機概述與分類
一、狀態機概述
二、狀態機分類
第二節 狀態機設計要點
一、有限狀態機的設計流程
二、有限狀態機的設計要點
三、狀態機的描述方法
第八章 仿真
第一節 仿真概述
第二節 Testbench
第三節 仿真中的延時描述
一、延時的表示方法
二、路徑延遲聲明specify
第四節 Testbench設計與使用要點
一、Testbench設計
二、Testbench使用要點
第五節 仿真實例
一、 組合邏輯電路仿真實例
二、 時序電路仿真實例
第九章 EDA的設計流程及設計工具
第一節 EDA的設計實現流程
一、設計輸入
二、綜合
三、功能仿真
四、布局布線
五、時序仿真
六、編程下載
七、在線調試
八、板級測試
第二節 EDA常用設計工具彙總
一、常用工具彙總一覽表
二、HDL前端輸入與繫統管理軟件
三、HDL邏輯綜合軟件
四、仿真軟件
第三節 **工具——文本編輯器gVim
一、gVim概述
二、下載和安裝
三、gVim .的界面和功能介紹
四、gVim常用快捷鍵和功能
第四節 **工具——ModelSim仿真工具
一、ModelSim概述
二、安裝
三、界面介紹——菜單欄
四、界面介紹——工具欄
五、界面介紹——工作區
六、界面介紹——控制臺
七、仿真流程
第十章 Verilog HDL設計經驗
第一節 數據類型定義規則
一、模塊內部定義的變量數據類型定義規則
二、模塊端口數據類型定義規則
第二節 可綜合的基礎語法
一、可綜合的Verilog HDL結構
二、可綜合設計的要點
第三節 ifelse與case語句的使用分析
第四節 阻塞賦值與非阻塞賦值分析
一、“=”阻塞賦值
二、“<=”非阻塞賦值
三、舉例說明
四、阻塞和非阻塞的使用要點
第五節 模塊層次化設計
一、結構層次化設計
二、模塊劃分的技巧
第六節 復位方式的分析
一、概述
二、同步復位
三、異步復位
四、異步復位、同步釋放的復位方式
第七節 同步時序設計的重要性
一、異步時序設計
二、同步時序設計
第八節 如何提高繫統速度
一、提高繫統時鐘
二、提高繫統運行效率
第九節 Verilog HDL新增語法
一、模塊聲明擴展
二、always塊的敏感變量擴展
三、always(*)
第十節 Coding Style
第十一節 Verilog HDL的理解誤區
第十一章 Verilog設計實例
第一節 語法練習實例
一、簡單組合邏輯電路設計
二、簡單時序電路設計
三、用always塊設計組合邏輯電路
四、簡單狀態機設計
第二節 Verilog HDL入門設計實例
一、點亮LED燈設計
二、閃爍LED燈設計
三、流水燈設計
四、按鍵控制不同燈的亮滅設計
五、有源蜂鳴器電路設計
六、數碼管動態掃描顯示設計
七、步進電機控制電路設計
八、數字秒表設計
九、搶答器設計
第三節 Verilog HDL進階設計實例
一、串口通信
二、紅外遙控進階實驗設計
三、利用DS芯片進行電子表設計
四、利用B芯片進行簡易溫度計設計
參考文獻