| | | | 數字邏輯設計與計算機組成 [美]尼克魯斯·法拉格（Nikrouz Farou | | 該商品所屬分類：圖書 -> 機械工業出版社 | | 【市場價】 | 739-1072元 | | 【優惠價】 | 462-670元 | | 【作者】 | 尼克羅斯·法拉菲戴志濤 | | 【出版社】 | 機械工業出版社 | | 【ISBN】 | 9787111570615 | | 【折扣說明】 | 一次購物滿999元台幣免運費+贈品
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| | 內容介紹 | |
店鋪：機械工業出版社官方旗艦店 出版社：機械工業出版社 ISBN：9787111570615 商品編碼：10026474065593 品牌：機械工業出版社（CMP） 出版時間：2017-06-01 頁數：200 字數：300000 審圖號：9787111570615 作者：?尼克羅斯·法拉菲,戴志濤
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商品參數
| 商品基本信息 | | 商品名稱： | 數字邏輯設計與計算機組成 | | 作者： | [美]尼克羅斯·法拉菲 | | 市場價： | 89.00 | | ISBN號： | 9787111570615 | | 版次： | 1-1 | | 出版日期： | 2017-06 | | 頁數： | 432 | | 字數： | 300 | | 出版社： | 機械工業出版社 |
內容介紹
| 內容簡介 | 本書從簡單的數字邏輯電路設計基礎開始，由淺入深，講解組合邏輯和時序邏輯電路的設計技術、計算機組成的基本原理和計算機體繫結構的相關概念，後深入探討了現代計算機繫統如何利用硬件支持安全的體繫結構。書中通過大量實例揭示作者對現代計算機設計目標的理解，展示如何應用流水線和並行化技術提升並發處理能力，並闡述了處理器體繫結構與編譯器、編程方法和性能之間的關繫。本書可作為高等院校“數字邏輯與計算機組成”相關課程本科生、研究生教材，也可作為電子信息類相關專業人士完整理解計算機繫統的整體組成和硬件工作原理的參考書。
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目錄
| 目錄 | 目錄
Digital Logic Design and Computer Organization with Computer Architecture for Security
出版者的話
譯者序
前言
致謝
*1章導論 1
1.1簡介 1
1.1.1數據表示 1
1.1.2數據通路 5
1.1.3計算機繫統 5
1.1.4嵌入式繫統 7
1.2邏輯設計 7
1.2.1電路*小化 8
1.2.2實現 9
1.2.3電路類型 10
1.2.4計算機輔助設計工具 12
1.3計算機組成 13
1.4計算機體繫結構 13
1.4.1流水線 14
1.4.2並行性 15
1.5計算機安全 19
參考文獻 19
練習 19
*2章組合電路：小型設計 22
2.1簡介 22
2.2邏輯表達式 24
2.2.1乘積的和表達式 25
2.2.2和的乘積表達式 27
2.3規範表達式 29
2.3.1極小項 29
2.3.2極大項 30
2.4邏輯化簡 30
2.4.1卡諾圖 31
2.4.2K圖化簡 33
2.5邏輯化簡算法 37
2.6電路時序圖 43
2.6.1信號傳播延遲 45
2.6.2扇入和扇出 45
2.7其他邏輯門 46
2.7.1緩存 46
2.7.2集電極開路緩衝區 46
2.7.3三態緩存 48
2.8設計實例 50
2.8.1全加器 50
2.8.2多路選擇器 52
2.8.3譯碼器 54
2.8.4編碼器 55
2.9實現 57
2.9.1可編程邏輯器件 57
2.9.2設計流程 58
2.10硬件描述語言 60
2.10.1結構模型 60
2.10.2傳輸延遲仿真 63
2.10.3行為建模 65
2.10.4綜合與仿真 67
參考文獻 69
練習 69
第3章組合電路：大型設計 72
3.1簡介 72
3.2算術函數 74
3.3加法器 74
3.3.1進位傳輸加法器 74
3.3.2先行進位加法器 75
3.4減法器 81
3.52的補碼加法/減法器 83
3.6算術 86
3.6.1設計部分：位並行 87
3.6.2設計部分：位串行 91
3.7設計實例 93
3.7.1乘法器 93
3.7.2除法器 95
3.8實數算術 96
3.8.1浮點數標準 97
3.8.2浮點數據空間 98
3.8.3浮點運算 100
3.8.4 104
參考文獻 105
練習 105
第4章時序電路：核心模塊 109
4.1簡介 109
4.2SR鎖存器 110
4.3D鎖存器 113
4.4鎖存器的缺陷 114
4.5D觸發器 115
4.5.1選擇電路 116
4.5.2操作規範 116
4.5.3建立和保持時間 116
4.6無相位差的時鐘頻率估計 120
4.7觸發器使能 120
4.8其他觸發器 121
4.9硬件描述語言模型 122
參考文獻 124
練習 125
第5章時序電路：小型設計 127
5.1簡介 127
5.2狀態機介紹：寄存器設計 128
5.2.1寄存器模型 129
5.2.2多功能寄存器 130
5.3FSM設計 132
5.3.1二進制編碼狀態 134
5.3.2獨熱碼狀態 137
5.4計數器 142
5.5容錯FSM 149
5.6時序電路的時序 154
5.6.1帶有時鐘相位差的時鐘頻率評估 157
5.6.2異步接口 157
5.7硬件描述語言模型 159
參考文獻 164
練習 164
第6章時序電路：大型設計 168
6.1簡介 168
6.2數據通路設計 169
6.2.1單周期 170
6.2.2多周期 171
6.2.3流水線 171
6.3設計技術 175
6.3.1硬件：FSD 176
6.3.2微程序控制 176
6.3.3硬件控制：流水線 180
6.4能源和功率消耗 181
6.5設計實例 183
6.5.1無符號串行乘法器 184
6.5.2帶符號串行乘法器 192
6.5.3計算機圖形學：旋轉 199
參考文獻 211
練習 211
第7章存儲器 214
7.1簡介 214
7.2存儲技術 215
7.2.1隻讀存儲器 215
7.2.2隨機存取存儲器 215
7.2.3應用 217
7.3陣列 217
7.3.1字存取 218
7.3.2突發訪問 218
7.4存儲器組織結構 220
7.4.1現代DRAM 221
7.4.2SRAM模型 223
7.4.3SRAM芯片內部組織結構 223
7.4.4設計 225
7.5存儲時序 228
7.5.1SRAM 228
7.5.2DRAM 230
7.5.3SDRAM 231
7.5.4DDR SDRAM 232
7.6存儲器體繫結構 232
7.6.1高位交叉存儲 233
7.6.2低位交叉存儲 233
7.6.3多通道 234
7.7設計實例：多處理器存儲結構 236
7.7.1UMA與NUMA 236
7.7.2NUMA應用 236
7.8HDL模型 237
參考文獻 240
練習 240
第8章指令集體繫結構 243
8.1簡介 243
8.1.1指令類型 244
8.1.2程序翻譯 244
8.1.3指令周期 244
8.2指令集體繫結構的類型 246
8.2.1尋址模式 246
8.2.2指令格式 247
8.2.3堆棧ISA 247
8.2.4累加器ISA 249
8.2.5CISC-ISA 249
8.2.6RISC-ISA 250
8.3設計示例 250
8.3.1累加器ISA指令集設計 250
8.3.2累加器ISA處理器：單周期 255
8.3.3累加器ISA處理器：流水線 259
8.3.4RISC-ISA處理器 266
8.4先進的處理器架構 269
8.4.1深度流水線 269
8.4.2分支預測技術 271
8.4.3指令級並行 278
8.4.4多線程 284
參考文獻 288
練習 288
第9章計算機體繫結構：互連 293
9.1簡介 293
9.2存儲器控制器 298
9.2.1簡單的存儲器控制器 298
9.2.2現代存儲器控制器 300
9.3I/O外圍設備 302
9.4控制和連接I/O設備 303
9.5數據傳輸機制 309
9.5.1中斷驅動傳輸 309
9.5.2程序控制傳輸 311
9.5.3DMA傳輸 313
9.6中斷 315
9.6.1中斷處理 316
9.6.2中斷結構 319
9.7設計示例：中斷處理CPU 321
9.8USB主控制器接口 325
9.8.1標準 325
9.8.2事務 325
9.8.3傳輸 327
9.8.4描述符 327
9.8.5幀 327
9.8.6事務組織結構 329
9.8.7事務執行 330
參考文獻 331
練習 331
*10章存儲繫統 334
10.1簡介 334
10.2cache映射 338
10.2.1直接映射 339
10.2.2cache缺失的類型 341
10.2.3組相聯映射 343
10.3cache一致性 346
10.3.1失效協議與更新協議 347
10.3.2監聽cache一致性協議 347
10.3.3直寫協議 348
10.3.4寫回協議 349
10.4虛擬存儲器 352
10.4.1虛擬地址轉換 353
10.4.2轉譯後備緩衝器 355
10.4.3處理器組織結構 356
參考文獻 359
練習 359
*11
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