《數字繫統設計與Verilog HDL（Vivado版）》根據EDA課程教學要求，以提高數字設計能力為目標，闡述FPGA數字開發的相關知識，主要內容包括EDA技術概述、FPGA/CPLD器件結構、Verilog硬件描述語言及設計案例等。全書以Vivado、ModelSim軟件為工具，以Verilog-1995和Verilog-2001語言標準為依據，以可綜合的設計為重點，通過諸多精選設計案例，闡述數字設計方法與思想，由淺入深地介紹Verilog工程開發的手段與技能。
《數字繫統設計與Verilog HDL（Vivado版）》著眼於實用，緊密聯繫教學科研實際，實例豐富。全書深入淺出，概念清晰，語言流暢。《數字繫統設計與Verilog HDL（Vivado版）》可作為電子、通信、微電子、信息、電路與繫統、通信與信息繫統及測控技術與儀器等專業本科生和研究生的教學用書，也可供從事電路設計和繫統開發的工程技術人員閱讀參考。
《數字繫統設計與Verilog HDL（Vivado版）》配有教學課件，可從華信教育資源網（www.hxedu.com.cn）免費下載。

第1章 EDA技術概述
1．1 EDA技術及其發展
1．2 Top-down設計與IP核復用
1．2．1 Top-down設計
1．2．2 Bottom-up設計
1．2．3 IP復用技術與SoC
1．3 數字設計的流程
1．3．1 設計輸入
1．3．2 綜合
1．3．3 布局布線
1．3．4 仿真
1．3．5 編程配置
1．4 常用的EDA工具軟件
1．5 EDA技術的發展趨勢
習題1

第2章 FPGA/CPLD器件
2．1 PLD器件概述
2．1．1 PLD器件的發展歷程
2．1．2 PLD器件的分類
2．2 PLD的基本原理與結構
2．2．1 PLD器件的基本結構
2．2．2 PLD電路的表示方法
2．3 低密度PLD的原理與結構
2．4 CPLD的原理與結構
2．4．1結構
2．4．2 CPLD的結構
2．5 FPGA的原理與結構
2．5．1 查找表結構
2．5．2 FPGA的結構
2．6 FPGA/CPLD件
2．7 邊界掃描測試技術
2．8 FPGA/CPLD的編程與配置
2．8．1 在可編程
2．8．2 Artix-7器件的配置
2．9 Xilinx的FPGA器件
2．10 FPGA/CPLD的發展趨勢
習題2

第3章 Vivado使用指南
3．1 Vivado流水燈設計
3．1．1 流水燈設計輸入
3．1．2 行為仿真
3．1．3 綜合與引腳的約束
3．1．4 生成比特流文件並下載
3．1．5 將配置數據燒寫至Flash中
3．2 IP核的創建和封裝
3．3 基於IP集成的計數器設計
3．4 Vivado的綜合策略與優化設置
習題3

第4章 Verilog設計初步
4．1 Verilog的歷史
4．2 Verilog模塊的結構
4．3 Verilog基本組合電路設計
4．3．1 用Verilog設計表決電路
4．3．2 用Verilog設計加法器
4．4 Verilog基本時序電路設計
4．4．1 用Verilog設計觸發器
4．4．2 用Verilog設計計數器
習題4

第5章 Verilog語言要素
5．1 概述
5．2 常量
5．2．1 整數（Integer）
5．2．2 實數（Real）
5．2．3 字符串（String）
5．3 數據類型
5．3．1 net型
5．3．2 variable型
5．4 參數
5．4．1 參數parameter
5．4．2 Verilog-2001中的參數聲明
5．4．3 參數的傳遞
5．4．4 localparam
5．5 向量
5．6 運算符
習題5

第6章 Verilog語句語法
6．1 過程語句
6．1．1 always過程語句
6．1．2 initial過程語句
6．2 塊語句
6．2．1 串行塊begin-end
6．2．2 並行塊fork-join
6．3 賦值語句
6．3．1 持續賦值與過程賦值
6．3．2 阻塞賦值與非阻塞賦值
6．4 條件語句
6．4．1 if-else語句
6．4．2 case語句
6．5 循環語句
6．5．1 for語句
6．5．2 repeat、while、forever語句
6．6 編譯指示語句
6．7 任務與函數
6．7．1 任務（task）
6．7．2 函數（function）
6．8 順序執行與並發執行
6．9 Verilog-2001語言標準
6．9．1 Verilog-2001改進和增強的語法結構
6．9．2 屬性及PLI接口
習題6

第7章 Verilog設計的層次與風格
7．1 Verilog設計的層次
7．2 門級結構描述
7．2．1 Veril件
7．2．2 門級結構描述
7．3 行為描述
7．4 數據流描述
7．5 不同描述風格的設計
7．5．1 半加器設計
7．5．2 1位全加器設計
7．5．3 加法器的級聯
7．6 多層次結構電路的設計
7．6．1 模塊例化
7．6．2 用parameter進行參數傳遞
7．6．3 用defparam進行參數重載
7．7 基本組合電路設計
7．8 基本時序電路設計
7．9 三態邏輯設計
習題7

第8章 Verilog有限狀態機設計
8．1 有限狀態機
8．2 有限狀態機的Verilog描述
8．2．1 用三個always塊描述
8．2．2 用兩個過程描述
8．2．3 單過程描述方式
8．3 狀態編碼
8．3．1 常用的編碼方式
8．3．2 狀態編碼的定義
8．4 有限狀態機設計要點
8．4．1 復位和起始狀態的選擇
8．4．2 多餘狀態的處理
8．5 有限狀態機應用實例
8．5．1 用有限狀態機控制彩燈
8．5．2 用有限狀態機控制A/D采樣
習題8

第9章 Verilog驅動常用I/O外設
9．1 4×4矩陣鍵盤
9．2 數碼管
9．3 標準PS/2鍵盤
9．4 字符液晶
9．5 漢字圖形點陣液晶
9．6 VGA顯示器
9．6．1 VGA顯示原理與時序
9．6．2 VGA彩條信號發生器
9．6．3 VGA圖像顯示與控制
9．7 樂曲演奏電路
習題9

第10章 Verilog設計進階
10．1 設計的可綜合性
10．2 流水線設計技術
10．3 資源共享
10．4 阻塞賦值與非阻塞賦值
10．5 加法器設計
10．5．1 行波進位加法器
10．5．2 超前進位加法器
10．5．3 流水線加法器
10．6 乘法器設計
10．6．1 並行乘法器
10．6．2 布斯乘法器
10．6．3 查找表乘法器
10．7 奇數分頻與小數分頻
10．7．1 奇數分頻
10．7．2 半整數分頻
10．7．3 小數分頻
習題10

第11章 Verilog Test Bench仿真
11．1 任務與函數
11．2 用戶件
11．2．1 組合電路件
11．2．2 時序邏輯件
11．3 延時模型的表示
11．3．1 時間標尺定義`timescale
11．3．2 延時的表示與延時說明塊
11．4 Test Bench測試平臺
11．5 組合和時序電路的仿真
11．5．1 組合電路的仿真
11．5．2 時序電路的仿真
11．6 ModelSim SE仿真實例
11．6．1 圖形界面進行功能仿真
11．6．2 命令行方式進行功能仿真
11．6．3 時序仿真
習題11

第12章 Verilog設計實例
12．1 脈寬調制與步進電機驅動
12．1．1 PWM信號
12．1．2 用PWM驅動蜂鳴器
12．1．3 用PWM驅動步進電機
12．2 超聲波測距
12．3 整數開方運算
12．4 頻率測量
12．5 Cordic算法及其實現
12．5．1 Cordic算法原理
12．5．2 Cordic算法的實現
12．6 用XADC實現模數轉換
12．6．1 7繫列FPG內集成ADC概述
12．6．2 XADC的使用
習題12
附錄A EGO1開發板
附錄B Verilog HDL（IEEE Std 1364-1995）關鍵字
附錄C Verilog HDL（IEEE Std 1364-2001）關鍵字
參考文獻