遵循摩爾定律的發展規律，FPGA技術已經進入到異構多核處理器和異構並行計算的嶄新階段，本書以FPGA的發展階段講述器件的架構和特性，以Verilog語言作為硬件描述語言講述數字繫統的設計，保證設計功能通過仿真驗證的正確性，在Vivado設計套件中通過RTL分析、綜合和布局布線的實現等進程達到時序收斂，性能上滿足設計要求，本書也介紹了有關同步設計的技巧和要點，**綜合等特性。DSP繫統和嵌入式繫統的設計流程和方法也作了介紹，*後以多個設計實例對前述的設計方法作了詳盡的說明。 ？ 內容全面 涵蓋FPGA及Vivado的基本功能，及其在數字繫統中的多種設計流程。 ？ 技術前沿 基於當前的Vivado設計套件版本，論述了FPGA主流設計技術。 ？ 易於實踐 全書結合大量實例論述，圖文並茂、操作性強，便於快速動手實踐。

本書是以Xilinx公司全可編程FPGA和SoC為基礎，針對最新的設計工具軟件——Vivado介紹FPGA設計理論與設計方法。 全書分為8章，包括現代數字繫統設計技術概論、可編程邏輯器件、Verilog HDL硬件描述語言、Vivado設計流程、數字繫統的設計與綜合、基於FPGA的DSP繫統設計、Zynq嵌入式繫統設計技術和EGO1綜合性設計項目舉例。各章都安排了針對性強的已驗證過的設計實例，並附有Verilog HDL手冊、EGO1開發板資料，供師生在教學中選用。 本書可作為高等院校電子、通信、自動化、計算機等專業本科教學參考書，也可作為信息類專業研究生和數字繫統設計人員的參考書。

孟憲元 清華大學電子工程繫教授，長期從事EDA相關技術和課程教學和科研工作，具有超過20年的FPGA技術研究和項目開發經歷，親歷了FPGA技術的發展歷程，積累了豐富實踐經驗，曾出版《新一代FPGA設計套件Vivado應用指南》等暢銷教材。

第1章 現代數字繫統設計概論
1.1 概述
1.2 數字繫統的層次化結構
1.2.1 開關電路級的基礎——CMOS反相器
1.2.2 邏輯級的門電路
1.2.3 寄存器傳輸級的有限狀態機
1.2.4 數字繫統的繫統級構成
1.2.5 復雜繫統的算法級設計
1.3 數字繫統設計的描述方法
1.3.1 原理圖設計
1.3.2 程序設計法
1.3.3 IP模塊的使用
1.3.4 基於模型的設計技術
1.3.5 高層次綜合——HLS設計
1.3.6 腳本設計技術
1.4 IP技術
1.4.1 IP知識產權模塊
1.4.2 IP模塊的種類與應用
1.4.3 片上繫統和IP核復用
1.5 全可編程FPGA/SoC實現智能化繫統
1.5.1 軟件智能化和硬件*佳化
1.5.2 在線可重構技術
1.5.3 可重配置加速堆棧
本章小結
習題
第2章 可編程邏輯器件
2.1 概述
2.1.1 可編程邏輯器件概述
2.1.2 可編程邏輯器件分類
2.2 CPLD的結構和工作原理
2.2.1 簡單可編程邏輯器件原理
2.2.2 CPLD的結構和工作原理
2.3 FPGA的結構和工作原理
2.3.1 SRAM查找表類型
2.3.2 反熔絲多路開關類型
2.4 邏輯級FPGA的結構和工作原理
2.4.1 可編程邏輯
2.4.2 可編程互連線
2.4.3 可編程I/O
2.5 繫統級FPGA的結構和工作原理
2.5.1 片上存儲器及接口
2.5.2 數字時鐘管理
2.5.3 時鐘資源
2.5.4 繫統級I/O
2.6 平臺級FPGA的結構和工作原理
2.6.1 DSP模塊
2.6.2 高速串行接口
2.7 全可編程FPGA的特性和結構
2.7.1 采用統一的7繫列架構
2.7.2 高性能和低功耗結合的工藝

第3章 Verilog硬件描述語言 硬件描述語言(Hardware Description Language，HDL)是一種**上流行的描述數字電路和繫統的語言，可以在EDA工具的支持下，快速實現設計者的設計意圖。
常用的硬件描述語言有Verilog HDL和VHDL兩種。本章介紹Verilog語言的語法和使用規則。
3.1硬件描述語言概述 Verilog HDL是由GDA(Gateway Design Automation)公司的Philip R.Moorby於1983年**的，*初隻設計了一個仿真與驗證工具，之後又陸續開發了相關的故障模擬與時序分析工具。1985年Moorby推出商用仿真器VerilogXL，獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應用。1989年CADENCE公司收購了GDA公司，Verilog HDL成為該公司的**專利。1990年CADENCE公司公開發表了Verilog HDL，成立OVI(Open Verilog International)組織，並推動Verilog HDL的發展。IEEE於1995年制定了Verilog HDL的IEEE標準，即Verilog HDL13641995，2001年發布了Verilog HDL13642001，目前已發布Verilog HDL 2003。
VHDL是VHSIC Hardware Description Language的縮寫，其中VHSIC是Very High Speed Integrated Circuit的縮寫，美國國防部為解決項目的多個承包人的信息交換困難和設計維修困難的問題，提出了VHDL構想，由TI、IBM和INTERMETRICS公司完成，並於1987年作為IEEE標準，即IEEE std 10761987［LRM87］，後來又進行一些修改，成為新的標準版本，即IEEE std 10761993［LRM93］。
VHDL和Verilog HDL這兩種語言的主要功能差別並不大，它們的描述能力也類似，相比於Verilog HDL，隻是VHDL的繫統描述能力稍強，而Verilog HDL的底層描述能力則*強。
3.1.1硬件描述語言特點 硬件描述語言（HDL）有不同於其他軟件語言的特點： （1） 功能的靈活性。HDL支持設計者從開關、門級、RTL、行為級等不同抽像層次對電路進行描述，並支持不同抽像層次描述的電路組合為一個電路模型，HDL支持繫統的層次化設計，支持元件庫和功能模塊的可重用設計。用HDL設計數字電路繫統是一種貫穿於設計、仿真和綜合的方法。
（2） HDL支持高層次的設計抽像，可應用於設計復雜的數字電路繫統。HDL設計和傳統的原理圖輸入方法的關繫如同**語言和彙編語言。原理圖輸入的可控性好、實現效率高，比較直觀，但在設計大規模CPLD/FPGA時顯得很煩瑣，有時甚至無法理解。而設計者使用HDL進行設計，可以在**抽像的層次上對電路進行描述，將煩瑣的實現細節交由EDA工具輔助完成，實現“自頂向下”的層次化設計，縮短開發周期。
（3） HDL設計可不依賴廠商和器件，移植性好。設計者在設計時，隻需在寄存器傳輸級(RTL級)對電路繫統的功能和結構用HDL進行描述，電路繫統如需實現在不同器件上，也不用重復設計，隻需選擇相應FPGA/CPLD芯片的綜合、布局布線的庫函數，由相應的設計工具對設計描述進行重新轉換即可。
3.1.2層次化設計 隨著現代控制、通信等電子行業的發展，數字電路復雜度也越來越高。集成電路制造業和EDA工具的快速發展，使復雜數字繫統的設計實現成為可能。復雜繫統的設計必然要使用層次化、結構化的設計方法，其設計思想就是“自頂向下”，即“化繁為簡，逐步實現”，在數字繫統的功能指標和端口基礎上，將繫統分解成多個子模塊構成，然後對各個子模塊作進一步分解，直到將模塊分解到適中的實現復雜度或者可使用的EDA元件庫中已有的基本元件實現為止，在設計的後期將各子模塊組合起來構成一個繫統。自頂向下設計示意圖如圖31所示。
圖31自頂向下設計示意圖 本章介紹Verilog語言，將按照“先框架，再細節”的模式，即先介紹Verilog HDL程序的基本結構，然後介紹常用的語法，*後進行一些數字繫統設計練習。
3.2Verilog HDL程序的基本結構 Verilog語言作為一種用於設計數字繫統的工具，可以完成以下功能： （1） 描述數字繫統的邏輯功能； （2） 描述多個數字繫統模塊之間的連接，組合成為一個繫統； （3） 建立測試激勵信號文件，在仿真環境中，對設計好的繫統進行調試驗證。
根據對電路描述的抽像程度不同，Verilog語言描述有四個層次的模型類型： (1) 行為級或算法級： 這是Verilog語言支持的*高抽像級別，設計者關注算法的實現，不關心具體的硬件實現細節，幾乎可以使用Verilog語言提供的所有語句； (2) 寄存器傳輸級(RTL)： 通過描述模塊內部狀態轉移的情況來表征該邏輯單元的功能，設計者關注數據的處理及其如何在線網上、寄存器間的傳遞； (3) 門級： 調用已設計好的邏輯門基本單元(原語)，如與門、或門、異或門等，描述邏輯門之間的連接，以實現邏輯功能； (4) 開關級： 這是Verilog語言支持的*低抽像層次，通過描述器件中的晶體管、存儲節點及其互連來設計模塊。
上述四個抽像級別的特性、描述方法和相關的問題在表31中給出。
表31Verilog HDL的抽像等級 模型特性描述說明 行為級 功能模型利用兩類過程語句表征： (1) initial語句： 常用於建立行為(仿真)模型，隻運行一次； (2) always： 用於行為描述和RTL級編碼，可持續運行。
具體內容見3.4節不是所有的行為模型都是可綜合的 例： always (A or B or C or D or Sel) begin case (Sel) 2`b00: Z = A; 2`b01: Z = B; 2`b10: Z = C; 2`b11: Z = D; default: Z = 1`bx; endcase end 注意case語句與ifelse if語句的區別 RTL級 典型的RTL為邏輯綜合目的，可以描述組合電路的數據運算，也可描述在時鐘沿之間組合邏輯的運行。數據流和行為結構連續賦值是數據流模型的基本結構，其中的表達式可利用大多數運算符。連續賦值在每個仿真周期會重新估值連續賦值中時間延遲將被綜合工具忽略 例： module Mux2_1 (A,B,Sel,Out1); output Out1; input A,B,Sel; wire N1,N2; assign N1=(A & Sel); assign N2=(B & ~Sel); assign Out1=(N1 | N2); endmodule 可用assign out1=(A & Sel)|(B &~Sel); 隱含的連續賦值提供*簡練的編碼 續表 模型特性描述說明 門級 庫、宏單元Verilog語言中，門級直接利用預先定義的門級原語構築繫統,門級模型含有行為仿真時序信息，但隻適應小繫統的應用，對多數繫統設計而言太詳盡和費時任何門級模塊都是可綜合的 例： module AND_OR(A,B,C,D,Z); input A,B,C,D; output Z; wire SIG1,SIG2; and (SIG1,A,B); and (SIG2,C,D); or (Z,SIG1,SIG2); … endmodule; 任何延時規定，綜合時將被忽略 開關級CMOS開關電路用FPGA實現數字繫統，一般不采用開關級描述 一般來說，設計的抽像程度越高，設計的靈活性就越好，和工藝的無關性就越高，隨著抽像程度降低，設計的靈活性和工藝的無關性變差，可移植性變差。