SOPC是Altera公司提出來的一種靈活、高效的SOC解決方案，是一種新的軟硬件協同設計的繫統設計技術，它將處理器、存儲器(ROM、RAM等)、總線和總線控制器、I／O端口、DSP、鎖相環等集成到一片FPGA芯片中。SOPC技術是可編程器件技術與SOC技術的融合，代表半導體產業未來的發展方向。SOPC的設計周期短、成本低。
本書的編寫特征是由淺入深、循序漸進，理論和實踐並重、理論和實踐緊密結合。相應的理論講解完後一定有相應的配套實驗。

本書繫統地介紹了基於FPGA的SOPC的軟硬件開發技術，以一個簡單的設 計實例為主線介紹軟硬件的開發流程、開發工具的使用及開發的思想，使讀 者對SOPC技術有一個基本的了解。將NiosⅡ體繫結構、Avalon總線規範、 NiosⅡ處理器常用外部設備的更多底層細節提供給讀者，使讀者獲得進行高 級開發的能力，如第8章介紹的定制指令、定制外設開發和C2H編譯器的使用 。另外還介紹了使用MATLAB和DSP Builder進行基於FPGA的DSP開發技術，並 提供了一些典型的實驗。 本書可作為高等院校電子信息類各專業本科生、研究生的教材，也可以 作為相關工程技術人員的參考書。

第1章 緒論
1.1 基本概念
1.1.1 SOC繫統
1.1.2 SOPC
1.1.3 IP核
1.2 Nios Ⅱ軟核處理器簡介
1.2.1 可定制特性
1.2.2 繫統性能可配置性
1.2.3 延長產品生存周期
1.3 SOPC設計流程
1.4 支持Nios Ⅱ CPU的FPGA型號
1.4.1 Cyclone和Cyclone Ⅱ繫列
1.4.2 Stratix和Stratix Ⅱ繫列
1.4.3 HardCopy器件
第2章 SOPC的硬件開發環境及硬件開發流程
2.1 創建Quartus Ⅱ工程
2.2 創建Nios Ⅱ繫統模塊
2.2.1 創建頂層實體
2.2.2 創建Nios Ⅱ繫統模塊
2.2.3 分配IP模塊的地址和中斷號
2.2.4 配置Nios Ⅱ繫統
2.2.5 生成：Nios Ⅱ並加入到工程中
2.2.6 加入引腳和嵌入式鎖相環
2.3 設計優化
2.3.1 面積與速度的優化
2.3.2 時序約束與設置
2.3.3 Fitter設置
2.4 編譯
2.4.1 編譯設置
2.4.2 引腳分配
2.4.3 編譯用戶設計
2.5 編程下載
2.5.1 下載
2.5.2 驗證
第3章 NiosⅡ體繫結構
3.1 Nios Ⅱ處理器結構
3.2 Nios Ⅱ寄存器文件
3.2.1 通用寄存器
3.2.2 控制寄存器
3.3 存儲器和I／O組織
3.3.1 指令和數據總線
3.3.2 高速緩存
3.3.3 緊耦合存儲器
3.3.4 地址映射
3.4 尋址方式
第4章 Avalon總線規範
4.1 Avalon總線簡介
4.2 Avalon總線基本概念
4.2.1 Avalon外設和交換架構
4.2.2 Avalon信號
4.2.3 主端口和從端口
4.2.4 傳輸
4.2.5 主從端口對
4.2.6 周期
4.3 Avalon信號
4.3.1 信號類型的完整列表
4.3.2 信號極性
4.3.3 信號命名規則
4.3.4 Avalon信號時序說明
4.3.5 傳輸屬性
4.4 從端口傳輸
4.4.1 從端口信號詳述
4.4.2 從端口讀傳輸
4.4.3 從端口寫傳輸
4.5 主端口傳輸
4.5.1 主端口信號
4.5.2 主端口基本讀傳輸
4.5.3 主端口基本寫傳輸
4.5.4 等待周期、建立時間和保持時間屬性
4.5.5 流水線、突發和三態屬性
4.6 流水線傳輸屬性
4.6.1 具有固定延遲的從端口流水線讀傳輸
4.6.2 具有可變延遲的從端口流水線讀傳輸
4.6.3 主端口流水線傳輸
4.7 流控制
4.7.1 具有流控制的從端口傳輸
4.7.2 具有流控制的主端口傳輸
4.8 三態傳輸
4.8.1 三態從端口傳輸
4.8.2 三態主端口傳輸
4.9 突發傳輸
4.9.1 限制
4.9.2 主端口突發傳輸
4.9.3 從端口突發傳輸
4.10 和傳輸無關的信號
4.10.1 中斷請求信號
4.10.2 復位控制信號
4.11 地址對齊
4.11.1 本地地址對齊
4.11.2 動態地址對齊
第5章 基於FPGA的DSP開發技術
5.1 基於MATLAB／DSP Builder的DSP模塊設計流程
5.2 正弦發生器模塊的設計
5.2.1 建立模型
5.2.2 模型仿真
5.2.3 使用signalCompiler從算法到硬件的實現
5.2.4 使用ModelSim進行RTL級仿真
5.2.5 使用Quartus Ⅱ進行時序仿真
5.2.6 硬件實現與測試
5.2.7 使用嵌入式邏輯分析儀SignalTap Ⅱ進行測試
5.3 DSP Builder的層次設計
5.4 FIR數字濾波器設計
5.4.1 FIR濾波器原理
5.4.2 16階FIR濾波器的設計
5.4.3 使用MATLAB的FDATool進行濾波器繫數的計算
5.4.4 使用MegaCore實現FIR濾波器的設計
5.5 IIR數字濾波器的設計
5.6 快速傅立葉變換
5.7 MegaCore的使用
5.7.1 偽隨機序列的原理
5.7.2 偽隨機序列發生器的設計
5.7.3 其他常用的MegaCore
第6章 軟件設計流程和方法
6.1 NioS ⅡIDE簡介
6.1.1 工程管理器
6.1.2 編輯器和編譯器
6.1.3 調試器
6.1.4 閃存編程器
6.2 軟件開發流程
6.2.1 Nios Ⅱ程序的構成
6.2.2 Nios Ⅱ IDE軟件開發步驟
6.3 運行和調試程序
6.3.1 調試／運行環境設置
6.3.2 調試／運行程序
6.3.3 下載程序到Flash
6.4 硬件抽像層庫
6.4.1 HAL簡介
6.4.2 HAL體繫結構
6.5 使用HAL開發應用程序
6.5.1 Nios Ⅱ IDE工程結構
6.5.2 繫統描述文件——system.h
6.5.3 數據寬度和HAL類型定義
6.5.4 UNIX風格的接口
6.5.5 文件繫統
6.5.6 使用字符型設備
6.5.7 使用文件子繫統
6.5.8 使用定時器設備
6.5.9 使用flash設備
6.5.10 使用DMA設備
6.5.11 啟動順序和入口點
6.6 異常處理
6.6.1 異常處理概念
6.6.2 硬件如何工作
6.6.3 ISR性能數據
6.6.4 調試ISR
第7章 Nios Ⅱ常用外設編程
7.1 並行輸入偷出內核
7.1.1 PIO寄存器描述
7.1.2 軟件編程
7.2 定時器
7.2.1 定時器寄存器描述
7.2.2 軟件編程
7.3 異步串口UART
7.3.1 UART內核功能描述
7.3.2 在SOPC Builder中實例化UART
7.3.3 LJART寄存器描述
7.3.4 中斷行為
7.3.5 軟件編程
7.4 Optrex 16207 LCD控制器內核
7.4.1 功能描述
7.4.2 軟件編程
7.5 通用Flash接口控制器內核
7.5.1 功能描述
7.5.2 在SOPC Builder中實例化CFI控制器內核
7.5.3 軟件編程
7.6 DMA內核
7.6.1 功能描述
7.6.2 在SOPC Builder中實例化DMA內核
7.6.3 軟件編程
第8章 Nios Ⅱ繫統**開發技術
8.1 用戶定制指令
8.1.1 定制指令綜述
8.1.2 定制指令體繫結構的類型
8.1.3 軟件接口
8.1.4 實現Nios Ⅱ定制指令
8.2 用戶定制外設
8.2.1 元件開發流程
8.2.2 硬件設計
8.2.3 軟件設計
8.2.4 驗證元件
8.2.5 設計實例：脈寬調制器從外設
8.2.6 共享元件
8.3 C2H編譯器的使用
8.3.1 C2H概念
8.3.2 適合硬件加速的C代碼
8.3.3 C2H編譯器設計流程
附錄A 電子鐘C語言的源程序和頭文件
附錄B GX-SOC／SOPC專業級創新開發實驗平臺硬件介紹
附錄C SOPC實驗
參考文獻