●目錄
前言
緒論 1
0.1 SAR A/D轉換器的研究進展 1
0.2 本書的主要內容 2
參考文獻 3
第1章 SAR A/D轉換器設計基礎 4
1.1 SAR A/D轉換器的工作原理 4
1.2 電荷再分配D/A轉換電路 5
1.2.1 二進制權重電容D/A轉換器 5
1.2.2 分段式電容D/A轉換器 6
1.2.3 C-2C式電容D/A轉換器 7
1.3 SAR A/D轉換器的性能指標 7
1.3.1 靜態特性參數 7
1.3.2 動態特性參數 10
參考文獻 11
第2章 低功耗SAR A/D轉換器關鍵設計技術 12
2.1 高效電容開關時序 12
2.1.1 傳統電容開關時序 13
2.1.2 節能電容開關時序 14
2.1.3 單調電容開關時序 15
2.1.4 VCM-based電容開關時序 16
2.1.5 開關功耗分析 17
2.2 CMOS比較器 18
2.2.1 基本動態鎖存比較器 18
2.2.2 雙尾電流型動態鎖存比較器 19
2.2.3 動態比較器的失調 20
2.2.4 動態比較器的噪聲 21
2.3 SAR控制實現技術 22
2.3.1 傳統的SAR控制邏輯 22
2.3.2 SAR動態邏輯實現技術 23
參考文獻 24
第3章 低功耗SAR A/D轉換器 26
3.1 一種10位1.0V 300kS/s SAR A/D轉換器 26
3.1.1 10位SAR A/D轉換器結構 26
3.1.2 基於電容拆分技術的VCM-based電容開關時序 26
3.1.3 自舉開關 31
3.1.4 動態比較器 33
3.1.5 基於動態邏輯的SAR控制技術 37
3.1.6 版圖設計 39
3.1.7 SAR A/D轉換器測試 41
3.2 10位20kS/s 0.6V超低功耗SAR A/D轉換器 43
3.2.1 10位SAR ADC的繫統結構 43
3.2.2 新型低功耗DAC電容開關時序 44
3.2.3 自舉開關 47
3.2.4 SAR動態邏輯 48
3.2.5 實驗結果 49
3.3 一種8位0.35V 10kS/s 低功耗SAR A/D轉換器 50
3.3.1 8位SAR A/D轉換器結構 51
3.3.2 基於電容拆分技術的新型電容開關時序 51
3.3.3 低漏電、低失真自舉開關 57
3.3.4 襯底驅動全動態比較器 59
3.3.5 DAC陣列中的電容驅動開關 60
3.3.6 低漏電SAR控制邏輯 61
3.3.7 測試結果與討論 63
參考文獻 64
第4章 高精度SAR A/D轉換器 66
4.1 高精度SAR A/D轉換器的校準技術 66
4.1.1 模擬自校準技術 66
4.1.2 基於Split ADC的數字校準技術 68
4.2 SAR A/D轉換器的電容失配和Split ADC LMS數字校準 71
4.2.1 16位SAR A/D轉換器的基本結構 71
4.2.2 寄生電容和電容失配 73
4.2.3 基於Split ADC的LMS數字校準原理 75
4.2.4 基於Split ADC的LMS數字校準高層次建模 77
4.3 基於Split ADC LMS數字校準技術的16位SAR A/D轉換器 79
4.3.1 基本工作原理 80
4.3.2 關鍵模塊電路 84
4.3.3 仿真結果 88
4.4 基於Sub-radix-2的SAR A/D轉換器數字校準算法 88
4.4.1 SAR A/D轉換器的廣義碼域線性均衡器 89
4.4.2 DAC失配誤差的數字可校準性 90
4.4.3 基於Sub-radix-2的SAR A/D轉換器 92
4.5 基於擾動數字校準的16位SAR A/D轉換器 94
4.5.1 基於擾動的數字校準原理 94
4.5.2 16位1MS/s SAR A/D轉換器 97
參考文獻 102
第5章 高速SAR A/D轉換器 104
5.1 一種8位/10位可配置高速異步SAR A/D轉換器 104
5.1.1 可配置SAR A/D轉換器結構 104
5.1.2 電容DAC 105
5.1.3 高速比較器 108
5.1.4 異步SAR控制技術 109
5.1.5 A/D轉換器仿真結果 110
5.2 一種8位208MS/s SAR A/D轉換器 113
5.2.1 高速采樣開關 113
5.2.2 高速可校準比較器 115
5.2.3 終端電容復用 117
5.2.4 校準位和邏輯控制 120
5.2.5 仿真結果 122
5.3 一種8位660MS/s異步SAR A/D轉換器 123
5.3.1 異步時鐘產生電路 124
5.3.2 預置位技術 125
5.3.3 整體電路工作過程和邏輯控制 127
5.3.4 仿真結果 128
5.4 8位2.0GS/s時域交織SAR A/D轉換器 129
5.4.1 時域交織A/D轉換器的誤差分析 129
5.4.2 基於模擬延遲鎖相環的時鐘產生器 131
5.4.3 子通道SAR A/D轉換器架構與開關電容陣列 133
5.4.4 仿真結果 137
參考文獻 138
第6章 高速流水線SAR A/D轉換器 140
6.1 流水線SAR A/D轉換器基本原理 140
6.1.1 流水線SAR A/D轉換器的基本結構 140
6.1.2 SAR輔助型MDAC的工作原理 141
6.1.3 SAR輔助型MDAC設計考慮 143
6.2 一種12位50MS/s流水線SAR A/D轉換器 147
6.2.1 繫統結構 147
6.2.2 流水線SAR A/D轉換器的誤差分析 148
6.2.3 繫統結構優化 155
6.2.4 SAR輔助型MDAC電路 159
6.2.5 增益自舉運算放大器 161
6.2.6 第二級SAR A/D轉換器 169
6.2.7 內部時鐘產生電路 172
6.2.8 自舉開關電路 173
6.2.9 流片測試結果 174
6.3 一種基於過零檢測的10位50MS/s流水線SAR A/D轉換器 177
6.3.1 基於過零檢測器的開關電容電路 177
6.3.2 基於過零檢測器的流水線SAR A/D轉換器的非理想效應 181
6.3.3 基於過零檢測器的流水線SAR A/D轉換器繫統設計 182
6.3.4 關鍵模塊電路 188
6.3.5 仿真結果 193
參考文獻 194
第7章 可配置循環型CMOS A/D轉換器 197
7.1 繫統結構 197
7.1.1 循環型A/D轉換器基本原理 197
7.1.2 6～12位可配置低功耗循環型A/D轉換器繫統結構 198
7.1.3 冗餘數字校準 199
7.1.4 多工作模式設計 200
7.2 關鍵模塊電路 201
7.2.1 采樣保持電路基本原理 201
7.2.2 餘量增益電路 209
7.2.3 可配置CMOS運算放大器 217
7.2.4 動態比較器 219
7.2.5 非交疊時鐘產生模塊 220
7.3 整體性能仿真和版圖布局 221
7.3.1 動態性能仿真結果 221
7.3.2 功耗仿真 224
7.3.3 版圖布局 225
參考文獻 226

本書繫統介紹了低功耗CMOSSARA/D轉換器設計所涉及的一些關鍵設計問題，包括體繫結構、高層次模型、電容開關時序、關鍵電路技術、低壓模擬電路、電容陣列布局等，對想深入低功耗CMOS混合信號集成電路設計的設計人員和研究人員具有很強的指導意義和實用性。本書所提出的體繫結構、電容開關時序及高層次模型、關鍵電路模塊都是經過流片驗證或Spice仿真驗證的，可以直接供讀者參考。本書還介紹當前近期新的流水線SARA/D轉換設計技術和可配置A/D轉換器設計技術，是當前國外低功耗CMOS混合信號集成電路的前沿研究內容。